Orientador: Mario Lucio Cortes

Dissertação (mestrado) - Universidade Estadual de Campinas. Instituto de Matematica, Estatistica e Ciencia da Computação

Resumo: Este trabalho está organizada em duas partes. Um estudo de técnicas e arquiteturas dedicadas ao reconhecimento de padrões de imagens é abordado na primeira parte. A segunda parte apresenta uma implementação em VLSI de um sistema para o reconhecimento de imagem utilizando a arquitetura de...

Resumo: Este trabalho está organizada em duas partes. Um estudo de técnicas e arquiteturas dedicadas ao reconhecimento de padrões de imagens é abordado na primeira parte. A segunda parte apresenta uma implementação em VLSI de um sistema para o reconhecimento de imagem utilizando a arquitetura de rede neural baseada em memórias RAMs. O estudo de técnicas e arquiteturas inclui exemplos de métodos estatísticos, arquiteturas altamente paralelas e redes neurais. Os métodos estatísticos evidenciam a ineficiência das máquinas monoprocessadas convencionais de propósito geral no reconhecimento de padrões, especialmente nas aplicações de tempo real. Arquiteturas multiprocessadas, especificamente concebidas para esta tarefa, apresentam um desempenho elevado mas não conseguem manipular dados como aqueles encontradas nas imagens obtidas na prática, as quais geralmente apresentam algum conteúdo de ruído. Redes neurais são completamente diferentes de arquiteturas baseadas em processadores programáveis. A execução de um programa é substituído pelo treinamento da rede através de um conjunto apropriado de estímulos. Sua capacidade de generalização, isto é, de fornecer respostas adequadas à estímulos para os quais a rede não foi treinada, possibilita o processamento de dados com algum conteúdo de ruído. Elas foram concebidas a partir da observação dos sistemas nervosos naturais e seu funcionamento. Os neurônios podem ser modelados através de computadores convencionais ou dispositivos eletrônicos. A modelagem direta em dispositivos eletrônicos é mais eficiente e pode ser implementada em VLSI. O sistema proposto é constituído de um cartão para IBM PC composto de uma PLD de controle e um número variável de ASICs que implementam as redes neurais. Os ASICs são agrupados em uma matriz, que pode ser dimensionada de acordo com as necessidades da aplicação, com capacidade máxima de 64 chips. As alternativas de projeto relevantes são apresentadas juntamente com a descrição do sistema e seu princípio de funcionamento, o qual foi validado através de um programa simulador escrito em Pascal. Os resultados de simulação obtidos com esse programa validaram o princípio de funcionamento e possibilitaram o dimensionamento de estruturas tais como barramentos e RAMs. Os aspectos de arquitetura do sistema e dos ASICs foram modelados e validados sobre uma descrição em alto nível escrita em VHDL. O uso de metodologias e ferramentas de EDA apropriadas, onde o projeto é dividido em vários níveis hierárquicos com diferentes graus de abstração possibilitou um maior controle do desenvolvimento do projeto, reduzindo as possibilidades de erro de projeto e reduzindo o tempo para sua realização. A arquitetura permite uma implementação física bastante elegante e regular do ASIC, realizada em CMOS 1,2 um. A dissertação é concluída com um resumo dos trabalhos, extensões futuras e algumas considerações a respeito das características e limitações do sistema proposto.

Abstract: This work is organized in two parts. A study of specific architectures and techniques for image pattern recognition is presented in the first part. The second part presents a VLSI implementation for a image recognition system using the RAM-based neural network architecture. The study of...

Abstract: This work is organized in two parts. A study of specific architectures and techniques for image pattern recognition is presented in the first part. The second part presents a VLSI implementation for a image recognition system using the RAM-based neural network architecture. The study of specific architecture and techniques includes examples of statistical methods, highly parallel architectures and neural networks. The statistical methods show the inefficiency of conventional general purpose single-CPU machines in pattem recognition, specially in real time applications. Multiprocessor systems, specifically designed for this task, present high performance but are not well fitted to handle data with a reasonable noise content, such as those found in real world images. Neural networks are entirely dilferent from program based processor architectures. The function executed by processor programming is replaced by training of the neural net with a convenient set of stimulus. Their generalization capability to produce appropriate answers for stimulus out of training set facilitates noisy data processing. Neural networks emulate the nervous systems functionality by modeling their structures. The neurons can be modeled by simulation in conventional computer or by electronic devices. Straight modeling by electronic devices is more efficient and can be implemented in VLSI. The proposed system consists of a PCB composed by a control PLD and a variable number of ASICs to implement the neural network. The ASICs are grouped into an array that can be sized according to the type of application, up to 64 chips. The relevant design altematives are presented along with the system description and its functional principle, which was vali, dated by a simulator program written in Pascal. The simulation results obtained with this program validated the functional principIe and made possible the correct sizing of structures such as bus and RAMs. The system and ASICs architectural aspects were modeled and validated using a high level description written in VHDL. The use of adequate EDA tools and methodologies and the fact that the project was organized hierarchically with dilferent levels of abstraction, allowed a good control of project development, reducing the chances of design error and shortening the development time. The architecture allows a very regular and elegant physical implementation for the ASIC, designed in 1.2 um CMOS. The dissertation concludes with a summary presenting considerations about the proposed system advantages and limitations.