Armazenamento de resultados em uma arquitetura de fluxo de dados
Carlos Alberto Kamienski
DISSERTAÇÃO
Português
T/UNICAMP K128a
Campinas, SP : [s.n.], 1994.
[128]f. : il.
Orientador: Arthur João Catto
Dissertação (mestrado) - Universidade Estadual de Campinas, Instituto de Matematica, Estatistica e Ciencia da Computação
Resumo: Esta tese apresenta um estudo detalhado sobre o armazenamento de resultados (dados utilizados no processamento) em uma arquitetura de fluxo de dados. Ele segue uma forte tendência atual no sentido de unir as melhores características dos modelos Von Neumann e de fluxo de dados em uma...
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Resumo: Esta tese apresenta um estudo detalhado sobre o armazenamento de resultados (dados utilizados no processamento) em uma arquitetura de fluxo de dados. Ele segue uma forte tendência atual no sentido de unir as melhores características dos modelos Von Neumann e de fluxo de dados em uma arquitetura híbrida. Propõe-se a arquitetura da MX, uma máquina de fluxo de dados que incorpora mecanismos de gerenciamento explícito de memória (memória compartilhada dividida em módulos entrelaçados) e execução seqüencial de instruções. Mostra-se que esta arquitetura constitui uma plataforma adequada para a realização de testes de desempenho no sistema de memória
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Abstract: This thesis presents a detailed study on result (data used in processing) storage in a data flow architecture. It follows a strong current tendency towards hibrid architectures which incorporate the best characteristics of the von Neumann and data flow computational models. The MX...
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Abstract: This thesis presents a detailed study on result (data used in processing) storage in a data flow architecture. It follows a strong current tendency towards hibrid architectures which incorporate the best characteristics of the von Neumann and data flow computational models. The MX architecture is proposed, a data flow machine which incorporates mechanisms for the explicit management of a shared memory partioned in interleaved modules and for sequential instruction execution. It is shown that such an architecture constitutes an adequate platform for performance testing of the memory system
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