Redução de "jitter" de justificação na hierarquia digital sincrona
DISSERTAÇÃO
Português
(Broch.)
T/UNICAMP F951r
Campinas, SP : [s.n.], 1992.
167f. : il.
(Publicação FEE)
Orientador : Rege Romeu Scarabucci
Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica
Resumo: A evolução das redes de comunicações digitais fez surgir novos tipos de multiplexadores que são otimizados para o transporte de sinais de dados s{ncronos. A padronização destes novos tipos de multiplexadores vem sendo feita pelo CCITT ("Intemational Telegraph and Telephone Consultative...
Resumo: A evolução das redes de comunicações digitais fez surgir novos tipos de multiplexadores que são otimizados para o transporte de sinais de dados s{ncronos. A padronização destes novos tipos de multiplexadores vem sendo feita pelo CCITT ("Intemational Telegraph and Telephone Consultative Committee"), através da Hierarquia Digital Síncrona
(HDS). Com o desenvolvimento dos multiplexadores da HDS surgiu a necessidade de analisar as principais fontes de "jitter" nessa hierarquia. Também tomou-se necessário desenvolver métodos de redução de "jitter". O processo de justificação de bit e justificação de byte utilizado na HDS introduz "jitter" de baixa freqüência - "jitter" de justificação -, que pode afetar o sinal recuperado após a operação de demultiplexagem. Este trabalho analisa a origem do "jitter" de justificação na HDS e os métodos existentes para redução desse "jitter", sendo que um novo método é sugerido. Além disso, são descritos os princípios básicos da multiplexagem síncrona
Abstract: Not informed.