Orientador : Alberto Martins Jorge

Tese (doutorado) - Universidade Estadual de Campinas, Faculdade de Engenharia de Campinas

Resumo: O objetivo deste trabalho consiste no projeto e fabricação de uma memória de leitura e escrita (¿Random Access Memory¿) dinâmica, particionada em módulos elementares, utilizando o processo NMOS, porta de Silicio policristalino, disponivel no Edinburgh Microfabrication Facility, Universidade...

Resumo: O objetivo deste trabalho consiste no projeto e fabricação de uma memória de leitura e escrita (¿Random Access Memory¿) dinâmica, particionada em módulos elementares, utilizando o processo NMOS, porta de Silicio policristalino, disponivel no Edinburgh Microfabrication Facility, Universidade de Edimburgo, Escócia. um modelo experimental para transistores MOS, modo enriquecimento e depleção, considerando os efeitos devido a pequenas dimensões de canal, é também apresentado. O capitulo I é uma introdução às memórias a semicondutor e suas aplicações. Algumas tendências e opções no projeto de subsistemas RAM dinâmicas com tecnologia MOS, em escala VLSI, são descritas. No capitulo II é apresentado o particionamento do subsistema de 1024 bits em unidades elementares, tais como interfaces de entrada e saída, circuitos, codificadores; amplificadores sensores e unidades de controle. Os diagramas ("timing") dos ciclos de leitura, escrita e leitura escrita são também mostrados. No capitulo III tem-se o modelamento da célula básica da memória, bem como considerações sobre os modos de transferência de carga e a influência das correntes de fuga e subcondução no tempo de reescrita da informação na célula. No capitulo IV tem-se o projeto dos módulos elementares nos quais a memória foi particionada. Simulações realizadas com o programa MSINC são também mostradas, constituindo-se em uma pré-avaliação do desempenho dos circuitos projetados. Assim, é previsto, para o referido subsistema, um tempo de ciclo de 700 ns, um tempo de acesso de 450 ns e um período máximo de reescrita de 1 ms. No caso de uma integração de todas as partes elementares, estima-se em 6mmx 6mm a área de Silicio requerida pela memória de 1024 bits. No capitulo V é apresentado o modelo GMOS que descreve o comportamento de transistores MOS, modo enriquecimento e depleção nas condições usuais de polarização considerando os efeitos devido a pequenas dimensões de canal. Os resultados teóricos são comparados com os obtidos experimentalmente, podendo ser constatado um erro médio inferior a 10%. No capitulo VI são apresentados os resultados experimentais provenientes da caracterização dos módulos elementares da memória de 1024 bits os quais sugerem ter-se alcançado uma condição aceitável de projeto. As conclusões referentes ao trabalho teórico e experimental desenvolvido são apresentados no capitulo VII sendo ainda sugeridas alternativas no sentido de um melhor desempenho do subsistema projetado tanto a nível de controle interno como de disposição dos módulos na definição do lay-out. A possibilidade de redução do valor da tensão de alimentação VDD de 12.0 V para, 7.0 V ou mesmo 5.0 V é também analisada

Abstract: This work aims to design and fabricate a 1024 bits dynamic Random Access Memory divided in elementary blocks, with a poly - Silicongate NMOS process avaiIabIe in the Edinburgh Microfabrication Facility Edinburgh University Scotland. A geometry dependent model based on fitting parameters...

Abstract: This work aims to design and fabricate a 1024 bits dynamic Random Access Memory divided in elementary blocks, with a poly - Silicongate NMOS process avaiIabIe in the Edinburgh Microfabrication Facility Edinburgh University Scotland. A geometry dependent model based on fitting parameters for both enhancement and depletion small-sized MOSFET'S is presented as well. Chapter I is an introduction to semiconductor memories and their applications. Some possibilities and alternatives in designing VLSI dynamic RAM's are also discussed. The memory splitting in elementary blocks (input /output interfaces, decoders, sense amplifiers, control units), is show, in chapter II, as well as the timing referred to the read, write and read-modify-write cycles. In chapter 111 one has the elementary considerations about charge-transfering modes on leakage and subthreshold currents. Note: the complete abstract is avaiable with the full eletronic digital theses or dissertations