Resumo: Este trabalho apresenta o estudo e a análise de uma metodologia de projeto de circuitos somadores digitais, obtidos por síntese automática, em dois ambientes de Electronic Design Automation (EDA), a partir de suas especificações na linguagem de descrição de hardware VHDL. Faz-se uma breve explanação das noções básicas relacionadas ao desenvolvimento da metodologia, dando uma introdução à linguagem VHDL e aos conceitos envolvidos no processo de síntese das descrições VHDL em ambientes automatizados. Também, são apresentados os principais algoritmos de soma digital e uma relação dos diferentes modos de descrição dos mesmos em VHDL. Por fim, são comentados os resultados obtidos na síntese e simulação destes componentes aritméticos nos ambiente de EDA utilizados Ver menos

Abstract: This work presents the study and analysis of a digital adder circuits design methodology, using automatic synthesis in two environment of Electronic Design Automation (EDA), starting from its specifications in the hardware description language VHDL. An introduction to VHDL and on the synthesis process in EDA environments is given. The various VHDL description styles as well as the main digital addition algorithms are shown. Finally we comment on the results obtained in the synthesis and simulation of these arithmetic components in the EDA environments used. Ver menos