Orientador: Elnatan Chagas Ferreira

Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação

Resumo: Na arquitetura duplo "folding" com interpolação, os bits mais significativos são determinados pela quantização do sinal de entrada usando um circuito "folding" e os bits menos significativos são obtidos pela técnica de interpolação. A maioria das soluções empregadas para implementar uma...

Resumo: Na arquitetura duplo "folding" com interpolação, os bits mais significativos são determinados pela quantização do sinal de entrada usando um circuito "folding" e os bits menos significativos são obtidos pela técnica de interpolação. A maioria das soluções empregadas para implementar uma técnica de interpolação utiliza a interpolação resistiva ou uma técnica de interpolação por divisão de corrente (com transistores NMOS). Estas técnicas de interpolação têm alguns aspectos indesejáveis. Alternativamente, este trabalho propõe fazer a interpolação no circuito de "folding encoder" e nos "latches" mestre do conversor A/D. Os resultados mostraram que a nova técnica de interpolação permite construir conversores A/D de 8 bits, porém é necessário cuidados especiais na determinação das áreas dos transistores que fazem a interpolação dupla. Nos conversores A/D tipo duplo "folding", um conjunto de alguns "latches" mestre-escravo transforma a informação analógica interpolada em um código circular. Um erro de decisão em um "latch" mestre-escravo pode causar erro no código circular (denominado erro de bolha). Técnicas de correção de erro detectam e corrigem os erros de bolha, melhorando a razão de erro do conversor A/D. Este trabalho também propõe e descreve um novo método para a técnica digital de correção de erro que detecta e corrige erros de bolha durante a detecção da transição de zero para um do código circular. Além disso, este trabalho propõe uma nova topologia para o conversor A/D que permite diminuir a complexidade do circuito e o consumo de potência, com a conseqüente redução da área do "chi

Abstract: In a double folding architecture with interpolation, the most significant bits are detennined by the quantization of input signal using a folding circuit and the least significant bits are obtained by interpolation technique. Most of the solutions employed to implement an interpolation...

Abstract: In a double folding architecture with interpolation, the most significant bits are detennined by the quantization of input signal using a folding circuit and the least significant bits are obtained by interpolation technique. Most of the solutions employed to implement an interpolation technique use a resistive interpolation or a current division interpolation technique (with NMOS transistor). Theseinterpolation techniques have some undesirable features. Alternatively, this work proposes to make the interpolation in the folding encoder circuit and in the master latches of the A/D converter. The results showed that the new interpolation technique
allows to build A/D converters of 8 bits, even so it is necessary special care in the determination of the areas of the transistors that make the double interpolation. In double folding A/D converters, a set of some master-slave latches transfonns the
interpolated analog infonnation into circular code. A decision error in a master-slave latch may cause error in the circular code (the so-called bubble error). Error correction techniques detect and correct bubble errors improving the error rate of the A/D converter. This work also proposes and describes a new method for digital error correction technique that detects and corrects bubble
errors during the transition detection from zero to one for circular code. Furthermore, this work proposes a new topology for the A/D converter that allows the decrease of circuit complexity and of the potency consumption, with the consequent reduction of
the area of the " chip "